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0.3nm芯片路线图，imec最新发布

晰数塔互联网快讯
2026-07-02 14:31

Imec的半导体工艺技术路线图为行业发展指明了总体方向，并展示了该行业在未来几十年将面临的挑战。该路线图让我们得以了解公司将与台积电、英特尔、英伟达、AMD、三星和ASML等众多行业巨头合作研发的下一代主要工艺节点和晶体管架构的时间表。

imec最新的生产节点路线图显示，这家国际研发机构计划到2038年实现3埃级（0.3纳米）的制造技术，但预计接触多晶硅间距（CPP）将在2030年停止缩小至A10。尽管imec的摩尔定律前景可能并不乐观，但为了继续缩小尺寸，这家芯片制造商需要采用新技术，例如CFET晶体管以及很可能采用的超高精度极紫外光刻系统。

GAA晶体管还有七年寿命

随着半导体生产变得日益复杂，芯片制造商不再像以前那样每隔几年就推出全新的工艺技术。相反，他们通常每三年推出一代新的制程节点，并在其间每年进行小幅改进。台积电于2023年开始量产N3B制程，随后在2024年推出N3E制程，并在2025年推出N3P制程。英特尔也计划遵循同样的模式，在2024年推出20A制程（但已取消），在2025年推出18A制程，并在2027年推出18A-P制程。

根据imec的路线图，下一代工艺技术将继续以类似的节奏涌现。

IMEC认为，我们现在正处于2nm级（N2）时代，其接触多晶硅间距（CPP）约为48nm，单元高度约为132nm，并采用6条金属走线。但实际情况可能略有不同，例如英特尔的18A工艺的CPP为50nm，单元高度可达160nm（高密度）或190nm（高性能），而台积电的N3工艺的CPP则达到了45nm。N2（或者如果您愿意，也可以称之为18A）之后，其性能和效率提升的版本将在未来几年内问世，这与近年来业界的发展趋势相符。

imec研发副总裁Julien Ryckaert表示：“当然，我们会将逻辑路线图扩展到N2之后的下一代。正如您所知，在2纳米节点上，我们已经进入了纳米片时代的新技术器件范式，这将使我们深入到埃级节点。”

imec预计A14级工艺将于2028年问世。台积电预计将于2028年底开始采用A14工艺进行大规模量产，因此实际量产将在2029年实现。英特尔的14A工艺也遵循同样的模式。imec预测，A14工艺的CPP（芯片间距）将缩小至45nm，单元高度将降至115nm，并采用5.5条金属轨道。imec预计，在2030年至2031年左右，将出现A10级工艺（或1nm级工艺），其CPP为42nm，单元高度为98nm，但仍将采用5.5条金属轨道的架构。

值得注意的是，基于环栅（GAA）晶体管的节点既可以采用传统的正面供电网络，也可以采用背面供电网络，这反映了imec和台积电的观点，即BSPDN不会立即成为所有应用的强制性要求，因为许多应用无法从中受益。

值得一提的是，imec 预计 A14 将引入高数值孔径 EUV 工具，这与英特尔的计划一致，但与台积电的计划不一致。

CFET植入预计在2030年代初进行

在imec预计于2033年推出的A7世代芯片上，路线图变得尤为引人注目。虽然CPP工艺仍保持在42纳米，但单元高度降至约80纳米，标准单元架构也升级为4.5轨道。更重要的是，A7世代标志着CFET成为量产的有力候选者。与并排排列n型和p型晶体管不同，CFET采用垂直堆叠的方式，这为晶体管尺寸的缩小增加了第三个维度。

imec 的路线图明确将 CFET 定位为 A7 的主要竞争者，这意味着该机构认为传统的纳米片架构将在 2030 年代初接近实际尺寸缩放的极限。然而，由于 A7 的 CPP 与 A10 相同，芯片制造商是否会在 A7 上采用这种全新的晶体管架构尚待观察。另请注意，imec 似乎认为 BSPDN 是 CFET 的必备组件。

“进入A7阶段，也就是第七埃级纳米片（第四代纳米片）后，我们发现传统纳米片器件技术的规模化应用面临着越来越多的挑战，”Ryckaert说道。“我们之前也提到过一种竞争者，即CFET，它有可能成为下一代晶体管的解决方案。”

在A7之后，路线图似乎取决于CFET的发展。预计在2035-2036年推出的A5代芯片将保持42nm的CPP工艺，但通过采用四通道库将单元高度降低至约64nm。到2038年，路线图将达到A3阶段，CPP工艺为39nm，单元高度为50nm。届时，imec设想采用顺序CFET工艺，并最终实现键合CFET结构，从而进一步利用垂直集成。事实上，垂直集成似乎是我们看待摩尔定律演进的新视角。同时，imec表示，为了实现39nm的CPP工艺和50nm的单元高度，芯片制造商可能需要使用超高数值孔径（Hyper-NA）的极紫外（EUV）光刻扫描仪。

重新定义摩尔定律

imec路线图最引人注目之处在于它从本质上重新定义了摩尔定律。传统上，我们认为摩尔定律是指，随着芯片尺寸的缩小，特定尺寸芯片上的晶体管数量每18-24个月翻一番。

imec 的数据显示，从 A10 到 A5，CPP 工艺一直停留在 42 纳米，这几乎等于承认传统的晶体管微缩技术已经后劲不足，未来的密度提升必须依靠垂直集成。在 imec 的路线图中，晶体管的密度仍在不断提高，但这并非因为单个晶体管的尺寸缩小速度与几十年前相同，而是因为芯片设计人员可以利用不同的晶体管架构、3D 集成或背面供电等技术，在给定面积内集成更多的逻辑门。

因此，在未来几年，我们可能不再关心栅极间距或单个晶体管的尺寸（以纳米为单位），而是关注标准单元的尺寸。毕竟，像AMD、英特尔或英伟达这样的公司在设计芯片时，并非放置单个晶体管，而是由标准单元构建的实际模块。然而，计算标准单元的尺寸却很复杂，因为单元的高度是固定的，而宽度则取决于其具体功能。

库高度 × CPP 并非特定标准单元的尺寸。它是标准单元库的基本封装单位，也是逻辑密度的常用指标。实际的标准单元具有该高度，但其宽度会根据功能而变化。业界通常使用逻辑单元面积（标准单元封装）——单元高度 × CPP——等指标来衡量设计人员使用的逻辑构建模块的实际封装，而不仅仅是单个晶体管的尺寸。

从N2的6轨单元到A3的3轨单元的转变表明，未来密度提升不仅取决于晶体管间距的减小，也取决于标准单元高度的缩小。因此，尽管CPP（芯片间距）的缩小预计在未来几年内将停滞不前，但逻辑单元面积仍将减少；设计人员将能够从未来的节点中获得晶体管密度的提升，这证明摩尔定律依然有效。

异质大规模集成×跨技术协同优化

鉴于半导体行业目前已经历的变革以及未来即将发生的趋势，imec认为该行业正在步入一个被称为异构大规模集成（HLSI）的新时代。这一概念标志着半导体行业的发展模式正在发生转变，从传统的超大规模集成电路（VLSI）微缩模式（其发展主要依赖于晶体管的演进和晶体管密度的提升）转向将多种技术集成到单一计算平台中的新模式。

根据imec的预测，未来的系统将依赖于逻辑、存储器、供电电路和光I/O的异构集成，并采用先进的3D和3D+2.5D封装技术。当然，该机构预计人工智能工作负载将成为半导体需求的主要驱动力，因此，计算架构和半导体行业都将朝着满足人工智能应用需求的方向发展。Ryckaert

表示：“随着我们深入人工智能驱动的架构，我们将需要更加重视技术所提供的异构性，这可能会将VLSI范式转变为HLSI范式，即异构大规模集成。”

为了在系统层面优化未来平台，而非孤立地开发各个组件，imec 建立了跨技术协同优化 (XTCO) 框架，这可以被视为 HLSI 愿景不可或缺的一部分。XTCO 旨在整合开发逻辑、内存、互连、供电、散热和封装等环节，并评估它们对关键系统指标（例如计算密度、能效、散热性能和内存性能）的影响。

鉴于逻辑工艺技术由代工厂开发，内存技术由 DRAM 制造商设计，而冷却技术由 CoolIt 或Frore Systems等第三方公司开发，这最终能否成功还有待观察。

电力和冷却

随着单个芯片的密度越来越高，功耗越来越大，供电将成为关键瓶颈，因此所有领先的芯片制造商——英特尔、三星和台积电——都在实施或即将实施背面供电技术和集成电压调节器。

imec预计，未来的AI加速器和CPU将结合使用BSPDN、IVR、嵌入式电容器和先进功率半导体，以降低损耗并提高效率。随着时间的推移，预计更多的电源转换级将从机架和主板迁移到封装内部，以便直接为晶体管提供更纯净的电源。

鉴于我们讨论的是功耗高达千瓦级的多芯片封装，散热的重要性怎么强调都不为过。可以肯定的是，3D堆叠和CFET技术并不会让散热变得更容易，因为热功率密度会随着晶体管数量的增加而线性增长，热阻也会随之增加，局部热点问题将比现在更加严重。因此，imec预计未来的计算平台将依赖于更先进的散热技术、更优化的散热方式、更精细的温度传感器以及系统级热优化技术的组合。

“归根结底，我们需要实现的是降低数据传输的能耗。我们需要降低热设计功耗（TDP）以实现更好的散热管理，”Ryckaert说道。“我们需要提高供电效率，而且显然还需要提高计算密度以增强功能。”

简而言之，未来实用化的扩展不仅取决于制造晶体管和提高晶体管密度的能力，还取决于高效供电和有效散热的能力。